3DTSV峰会2013年1月22-23日在法国格勒诺布尔imec以世界为首的纳米电子研究所今天宣布,它们与Cadence设计系统一起开发、实施并验证自动3D测试设计解决方案,测试DRAM时栈逻辑模拟互连解决方案基础Cadence®相遇者®测试技术经工业测试芯片验证,内含逻辑失效和JEDEC兼容广I/O移动DARM
Imec3D封装扩展广I/ODRAM
内存三维栈提供混合化的可能性 密密低功率互连后代高性能低电移动应用最近JEDEC发布标准JESD-229显示逻辑模拟接口不同于多前DRAM标准包含边界扫描特征以便利互连测试Imec和Cadence现在展示设计测试架构和相应的自动测试模式生成法扩展前已宣布逻辑3DDFT架构,支持逻辑死和堆叠DRAM相联性后骨架测试
Cadence和imec实施的解决办法包括生成DRAM测试控制信号逻辑消亡和将DRAM边界扫描寄存器纳入三维测试架构串存和并行测试机制自动化测试解决方案验证工作已在工业测试芯片上实现测试芯片设计基于3D叠加IC, 内含硅插件基死数、九十四毫米2逻辑系统接通芯片40nm技术和单宽I/ODRAM级验证结果显示,附加DFT包件的硅面积与总逻辑死法大小( < 0.03%)相比可忽略不计测试模式生成效率高(模式密度短短几秒内生成)有效(目标故障覆盖率达100%)。逻辑死法中所有3D-DFT逻辑都自动插入CadenceEnterRTL编译器中,互联测试模式则生成Encodes测试ATPG
三维时存DFT解决方案是向市场引进三维堆积ic-dadence后代高性能低功率移动应用的又一大步骤,imec协作创建行业引导解决方案 提高3D-IC设计效率
与Cadence团队化使我们能够自动化插入DFT电路设计并自动化互连测试模式生成自动化流令技术对业界有价值imec首席科学家Erik Jan Marinissen表示:「我们相信我们也能够处理DFT特征,
部分工作是在ESIP项目中完成的,该项目由ENIAC联合企业共同供资。