2004年5月28日
意法半导体近日，ST、ea - leti和AIXTRON宣布，他们已经开发出一种先进的工艺技术，用于在65nm和45nm CMOS晶体管技术节点上创建用于低功耗应用的超薄晶体管栅绝缘层。新工艺通过沉积“高k”栅绝缘材料显著降低晶体管泄漏电流。
为了满足摩尔定律和国际半导体技术路线图(ITRS)所描述的未来高度集成器件的要求，最终有必要将新材料引入先进硅器件的制造中。亚博网站下载这三家公司正在开发新的工艺技术，旨在为便携式应用优化的低功耗CMOS平台的45nm或65nm技术节点。
基于爱思强的Tricent®反应器技术，ea - leti和ST已经创建了一个“高k”材料的联合开发项目，满足了先进纳米级CMOS门阵列的规格，这需要一个厚的物理层，具有相当于超薄氧化物的低泄漏电流。亚博网站下载
该工艺被称为AVD®(原子气相沉积)，基于二氧化铪/二氧化硅/硅(HfO2/SiO2/Si)堆栈，在1.5V下泄漏电流密度低至JL=6.8·10-2A/cm2，显示出卓越的等效氧化物厚度(EOT)值为1.15nm或11.5Å(埃)。
来自ST和ea - leti的高级模块团队在ST的Crolles工厂使用Tricent AIXTRON 200/ 300mm桥簇工具获得了这些结果。HfO2沉积层工艺是与爱思强联合开发的，晶圆加工和表征是在格勒诺布尔的CEA-LETI工厂进行的。
铪族金属氧化物被认为是“高k”介电材料的优秀候选人，最终将取代基本CMOS晶体管结构中的二氧化硅。
除了能够精确沉积薄的介质“高k”层之外，AVD技术还允许沉积45nm及以下CMOS技术节点所必需的金属栅。
“这些概念验证结果是这种工艺技术的第一次，”意法半导体公司项目负责人和前端项目总监Daniel Bensahel说。“ST和ea - leti的联合开发项目，以及爱思强的合作，不仅是行业中第一个在工业环境中实施这一先进流程的项目;但更重要的是，它也取得了出色的成绩。”
“与意法半导体和CEA-Leti的合作是我们战略性CMOS开发努力的组成部分，加强了爱思强在新兴半导体应用领域的地位。通过与一家领先的半导体器件制造商和行业内的顶级研究机构合作，爱思强将保持在MOCVD工艺技术发展的前沿。意法半导体和ea - leti团队的专业和技术能力给我们留下了深刻的印象，我们期待结合我们的专业知识，为先进的CMOS器件开发解决方案。”app亚博体育
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