集成电路中的失效分析-各向异性介质去除与顺序去除

在进行集成电路的故障分析的同时，逐个开放和延迟芯片层，以发现缺陷或隐藏的缺陷。需要确定失败的原因以确保再次发生缺陷并提高设备的性能。

延迟集成电路

基于所需信息，使用以下两种策略之一进行集成电路的延迟::

• 各向异性去除所有介电层
• 依次去除所有层，包括导体

以下部分中更详细地描述了这些策略。

骨架蚀刻或各向异性去除介电层

该方法涉及将所有介电层的各向异性移除到硅表面。如图1所示，金属导体将保持在介电材料基座上。重要的是要使用各向异性蚀刻来预防金属线的底切或金属应激会导致分层。当二氧化硅蚀刻接近多晶硅栅极材料时，CF_4.+ CHF._3.气体混合物用于增强对硅的选择性并最大限度地减少多晶硅线的腐蚀。

图1。“骨架”蚀刻顺序去除

顺序删除

各向异性介电去除是有益的，但在许多情况下，可能在导体下方存在感兴趣的缺陷或其他特征。在这种情况下，需要顺序除去金属和介电层。

人们可能会觉得，只要反转电路制造中使用的蚀刻过程，电路的脱层是可能的。但必须注意的是，当反应离子蚀刻在制造过程中进行时，光刻胶存在于电路的表面，以覆盖不需要蚀刻的区域。每个蚀刻步骤结束于“蚀刻停止”，这是一个具有最小蚀刻速率的层。但当顺序蚀刻完成后，这些都不是真的。适当的蚀刻配方的选择是至关重要的，以防止无意间去除不需要蚀刻的层。当上层的金属层被腐蚀时，下层的金属层不应该暴露出来，否则下层的金属层会被过早地去除。

胎侧氧化

由于层间电介质通常是平面的，从理论上讲，在电介质层和金属线交替脱层的过程中，可以保持平面表面。最上面的电介质层也称为钝化层，通常是不平面化的。由于氮化硅或氧化硅层是共形的，各向异性RIE去除会导致金属线周围的“氧化物侧壁”。侧壁还可以有侧壁聚合物和在集成电路制造过程中形成的天然氧化铝，这两种材料都是高度耐等离子体腐蚀的。在进行各向异性蚀刻时，通过RIE去除侧壁特征并简单地向下移动并不容易。氧气侧壁可以使用稀释的PSG蚀刻或缓冲HF溶液去除。添加更高的氧含量也可以帮助最小化或解决这个问题。

平面延迟

为了确保在进行顺序IC去层时的平面性，最好在达到特定的水平时停止每一个介质蚀刻，这是与下一个需要蚀刻的金属层一致的。因此，在蚀刻钝化层时，必须将钝化层蚀刻到金属线底座的水平。这个过程需要一个定时蚀刻，因为在介质层之间没有蚀刻停止。时间的确定是通过对任何特定的集成电路过程的试错来完成的，该过程使用了一些用于过程开发的测试块。如果蚀刻过程没有适当的时间，金属线被创建在氧化物底座或槽内。在去除这个金属线，这个槽或底座几何将向下移动到下一个氧化物蚀刻步骤，因为氧化物是一个各向异性的。如果不以平面的方式去分层，就会形成越来越多的形貌，使表面高度不规则。如果目标是去除所有电介质和金属层，以便能够清楚地看到多晶硅缺陷，最简单的方法是将该成分浸入稀氢氟酸(HF)中。所有介电材料都将被HF腐蚀成各亚博网站下载向同性，并将导致金属线的切割，导致除多晶硅外的所有导体被移除。

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